Conception d'un amplificateur à faible bruit à faible tension d'alimentation CMOS 65n

Abstract

L’objectif de ce mémoire est de simuler une architecture d'amplificateur CMOS 65nm à base tension et à faible bruit qui existe dans une chaine de réception analogique radio fréquence et opérant dans une large bande soit de 1 MHz à 2 GHz, par la méthode d’adaptation d'entrée avec inductance parallèle dans la grille du transistor d'entrée, ce circuit ainsi conçu affiche des bonnes valeurs de gain 14,7 dB, dans toute la plage de fréquences de fonctionnement, ce qui justifie l’excellente linéarité de cette topologie, aussi nous avons obtenu un très faible facteur de bruit, soit de l’ordre 0,7 dB, tout ceci avec une puissance dissipée acceptable ne dépassant pas 5.6 mW.