Abstract:
Le filtre médian 2D est un filtre particulièrement robuste face au bruit impulsionnel,
dans ce mémoire, nous nous intéressons à son implémentation sur FPGA Spartan3e
(xc3s500e). MATLAB / Simulink combiné avec Xilinx System Generator XSG et HDL
coder représentent un outil puissant de conception, test et implémentation des designs sur
les systèmes embarqués. Le modèle HDL du filtre médian à base de comparateurs a été
modélisé et simulé en utilisant le puissant outil Xilinx System Generator (XSG).
L’implémentation du modèle sur FPGA a été réalisée par une compilation pour une CoSimulation matérielle et par le code VHDL du design généré par HDL Coder.
